三級(jí)網(wǎng)絡(luò)課堂：基于SoC的IPSec協(xié)議實(shí)現(xiàn)技術(shù)

　　(2)lP庫(kù)的選擇 

　　IP庫(kù)的選擇應(yīng)針對(duì)器件類型，選擇通用的IP核。對(duì)安全性要求較高的算法模塊，應(yīng)采取訪問控制、抗解剖分析等技術(shù)措施；對(duì)可變邏輯模塊，應(yīng)采用FPGA，以保證可編程的特點(diǎn)。

　　(3)芯片結(jié)構(gòu)的選擇 

　　SoC的主體部分由CPU和ASIC組成。在設(shè)計(jì)過程中，芯片結(jié)構(gòu)的選擇應(yīng)從系統(tǒng)應(yīng)用規(guī)劃、協(xié)議處理速度要求、便于實(shí)現(xiàn)、Vetilog HDL編程實(shí)現(xiàn)結(jié)構(gòu)化，以及所用邏輯模塊的實(shí)際結(jié)構(gòu)等幾個(gè)角度入手。 

　　Altera的SoC芯片[5]構(gòu)成如圖2所示。 

　　(4)軟硬件系統(tǒng)設(shè)計(jì) 

　　SoC的基本結(jié)構(gòu)是具有一個(gè)成多個(gè)微處理器，以及可編程硬件邏輯，因此，在SoC設(shè)計(jì)中必須進(jìn)行軟硬件的協(xié)同設(shè)計(jì)。軟硬件協(xié)同設(shè)計(jì)的技術(shù)性很強(qiáng)，它既有SoC設(shè)計(jì)的靈活性，又有SoC設(shè)計(jì)中難以揣摩、充滿變數(shù)的復(fù)雜性，將涉及到硬件資源的規(guī)劃和整個(gè)系統(tǒng)性能的實(shí)現(xiàn)。

　　(5)系統(tǒng)集成設(shè)計(jì) 

　　系統(tǒng)集成設(shè)計(jì)的關(guān)鍵技術(shù)，主要是IP核的無縫連接系統(tǒng)設(shè)計(jì)和相關(guān)的可測(cè)試技術(shù)，包括緊密耦合、傳輸特性、時(shí)鐘綜合和測(cè)試接口等。

　　(6)低功耗管理設(shè)計(jì) 

　　低功耗設(shè)計(jì)是對(duì)有相關(guān)要求的器件進(jìn)行的一種設(shè)計(jì)技術(shù)，設(shè)計(jì)中主要通過一些系統(tǒng)狀態(tài)、橋接控制等來實(shí)現(xiàn)。

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